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用D触发器实现2倍分频的Verilog描述？ （汉王笔试）
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考题
写异步D触发器的verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input clk;
写异步D触发器的verilog module。（扬智电子笔试）module dff8(clk , reset, d, q);ｉｎｐｕｔ clk;ｉｎｐｕｔ reset;ｉｎｐｕｔ [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule
考题
Verilog语言与C语言的区别，不正确的描述是（）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测试向量进行仿真和测试。
考题
若两个D触发器级联（QD连接），则他们构成了（）A、4分频器B、2位的移位寄存器C、2分频器D、除法器
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